यह सवाल सरल लगता है: एक 300 मिमी सिलिकॉन वेफरसे कितने 2 एनएम चिप बनाए जा सकते हैं?
वास्तव में, इसका उत्तर आधुनिक सेमीकंडक्टर निर्माण के बारे में एक संख्या से कहीं अधिक खुलासा करता है। इसमें ज्यामिति, उपज आँकड़े, डिज़ाइन ट्रेड-ऑफ़ और उन्नत प्रक्रियाओं की भौतिक सीमाएँ शामिल हैं।
यह लेख एक यथार्थवादी, इंजीनियरिंग-उन्मुख गणना प्रस्तुत करता है, जो सैद्धांतिक अधिकतम को उस चीज़ से अलग करता है जो वास्तव में एक सेमीकंडक्टर फैब से निकलती है।
अपने नाम के बावजूद, 2 एनएम तकनीक नोड एक शाब्दिक भौतिक आयाम का प्रतिनिधित्व नहीं करता है। आधुनिक नोड ब्रांडिंग कन्वेंशन हैं जो वास्तविक गेट लंबाई के बजाय ट्रांजिस्टर घनत्व, प्रदर्शन और बिजली दक्षता में सुधार को दर्शाते हैं।
एक विशिष्ट 2 एनएम-क्लास प्रक्रिया में गेट-ऑल-अराउंड या नैनोशीट ट्रांजिस्टर, दसियों नैनोमीटर के क्रम में प्रभावी गेट लंबाई और अत्यधिक पराबैंगनी लिथोग्राफी का व्यापक उपयोग शामिल है। नतीजतन, डाई क्षेत्र—नोड लेबल नहीं—यह प्राथमिक कारक है जो यह निर्धारित करता है कि एक वेफर पर कितने चिप फिट होते हैं।
एक मानक 300 मिमी वेफर का त्रिज्या 150 मिमी होता है, जो लगभग 70,685 मिमी² का कुल ज्यामितीय क्षेत्र देता है। हालाँकि, इस क्षेत्र का उपयोग सभी नहीं किया जा सकता है।
एज एक्सक्लूजन, स्क्राइब लाइनें और प्रक्रिया नियंत्रण क्षेत्र प्रभावी क्षेत्र को कम करते हैं। वास्तविक विनिर्माण वातावरण में, वेफर का लगभग 94 से 96 प्रतिशत उपयोग किया जा सकता है, जिससे लगभग 66,000 से 68,000 मिमी² डाइस के लिए उपलब्ध रहता है।
2 एनएम नोड पर, डाई आकार एप्लिकेशन के आधार पर व्यापक रूप से भिन्न होते हैं।
उच्च-प्रदर्शन मोबाइल प्रोसेसर आमतौर पर लगभग 80 से 120 मिमी² पर कब्जा करते हैं। लॉजिक चिपलेट बहुत छोटे होते हैं, अक्सर 25 से 40 मिमी² की सीमा में। इसके विपरीत, बड़े एआई त्वरक 300 मिमी² से अधिक हो सकते हैं और कभी-कभी 500 मिमी² या उससे अधिक तक पहुँच सकते हैं।
ये अंतर चिप गणना परिणामों पर हावी हैं।
लगभग 100 मिमी² के डाई क्षेत्र वाले मोबाइल सिस्टम-ऑन-चिप पर विचार करें।
उपयोग करने योग्य वेफर क्षेत्र को डाई आकार से विभाजित करने पर लगभग 680 डाइस प्राप्त होते हैं। वेफर ज्यामिति और एज नुकसान को ध्यान में रखने के बाद, सकल डाइस की संख्या आमतौर पर लगभग 600–630 तक गिर जाती है।
फिर उपज निर्णायक कारक बन जाती है। बड़े उन्नत-नोड एसओसी के लिए, प्रक्रिया के परिपक्व होने के बाद यथार्थवादी उपज अक्सर 70 से 80 प्रतिशत तक होती है।
इसके परिणामस्वरूप प्रति वेफर लगभग 420 से 500 पूरी तरह से कार्यात्मक चिप्स होते हैं।
चिपलेट आर्किटेक्चर वेफर दक्षता में नाटकीय रूप से सुधार करते हैं।
30 मिमी² लॉजिक चिपलेट के लिए, एक ही वेफर सैद्धांतिक रूप से 2,200 से अधिक डाइस को समायोजित कर सकता है। ज्यामिति नुकसान के बाद, लगभग 2,000 से 2,100 सकल डाइस बने रहते हैं।
चूंकि छोटे डाइस दोषों के प्रति कम संवेदनशील होते हैं, इसलिए उपज आमतौर पर 90 से 95 प्रतिशत तक पहुँच जाती है।
यह प्रति वेफर लगभग 1,800 से 2,000 अच्छे चिपलेट का उत्पादन करता है, जिससे यह स्पष्ट होता है कि चिपलेट-आधारित रणनीतियाँ उन्नत नोड पर कैसे हावी हो रही हैं।
बड़े एआई प्रोसेसर वेफर अर्थशास्त्र को सीमा तक धकेलते हैं।
500 मिमी² के डाई आकार के साथ, एज नुकसान के बाद एक वेफर केवल लगभग 110 से 120 सकल डाइस को फिट कर सकता है। 2 एनएम पर ऐसे बड़े डाइस के लिए शुरुआती उपज 40 और 60 प्रतिशत के बीच हो सकती है।
नतीजतन, एक ही वेफर से केवल लगभग 45 से 70 उपयोग करने योग्य चिप्स प्राप्त किए जा सकते हैं, जो उन्नत एआई हार्डवेयर की उच्च लागत में सीधे योगदान करते हैं।
उपज दोष घनत्व से निकटता से जुड़ी हुई है। एक सरलीकृत उपज मॉडल से पता चलता है कि डाई क्षेत्र बढ़ने के साथ उपज तेजी से घटती है।
यहां तक कि बहुत कम दोष घनत्व भी बड़े डाइस को महत्वपूर्ण रूप से प्रभावित कर सकते हैं। उन्नत नोड पर, उपज अक्सर चिप की अंतिम कीमत निर्धारित करने में वेफर लागत से अधिक महत्वपूर्ण होती है।
शुद्ध ज्यामितीय गणना कई वास्तविक दुनिया के कारकों को अनदेखा करती है, जिसमें स्क्राइब लाइनें, परीक्षण संरचनाएं, अतिरेक सर्किट और प्रदर्शन बिनिंग शामिल हैं।
एक ही वेफर के चिप्स गति, बिजली की खपत और वोल्टेज सहनशीलता में भिन्न हो सकते हैं। उनमें से केवल एक हिस्सा शीर्ष-स्तरीय उत्पादों के लिए योग्य है।
2 एनएम नोड पर 300 मिमी वेफर के लिए, यथार्थवादी परिणाम लगभग हैं:
बड़े एआई प्रोसेसर के लिए 45 से 70 अच्छे डाइस
मोबाइल एसओसी के लिए 420 से 500 अच्छे डाइस
1,800 से 2,000 अच्छे लॉजिक चिपलेट
ये संख्याएँ सैद्धांतिक सीमाओं के बजाय विनिर्माण वास्तविकताओं को दर्शाती हैं।
2 एनएम नोड पर, प्रगति अब केवल सिकुड़ते फीचर्स से संचालित नहीं होती है। यह सामग्री की गुणवत्ता, वेफर की सपाटता, दोष नियंत्रण और उन्नत पैकेजिंग रणनीतियों पर निर्भर करता है।
अधिक सार्थक प्रश्न अब यह नहीं है कि एक वेफर पर कितने चिप फिट होते हैं, बल्कि यह है कि कितने उच्च-प्रदर्शन, विश्वसनीय और आर्थिक रूप से व्यवहार्य चिप पूरे विनिर्माण प्रक्रिया—क्रिस्टल वृद्धि से लेकर अंतिम पैकेजिंग तक—से बच सकते हैं।
यह सवाल सरल लगता है: एक 300 मिमी सिलिकॉन वेफरसे कितने 2 एनएम चिप बनाए जा सकते हैं?
वास्तव में, इसका उत्तर आधुनिक सेमीकंडक्टर निर्माण के बारे में एक संख्या से कहीं अधिक खुलासा करता है। इसमें ज्यामिति, उपज आँकड़े, डिज़ाइन ट्रेड-ऑफ़ और उन्नत प्रक्रियाओं की भौतिक सीमाएँ शामिल हैं।
यह लेख एक यथार्थवादी, इंजीनियरिंग-उन्मुख गणना प्रस्तुत करता है, जो सैद्धांतिक अधिकतम को उस चीज़ से अलग करता है जो वास्तव में एक सेमीकंडक्टर फैब से निकलती है।
अपने नाम के बावजूद, 2 एनएम तकनीक नोड एक शाब्दिक भौतिक आयाम का प्रतिनिधित्व नहीं करता है। आधुनिक नोड ब्रांडिंग कन्वेंशन हैं जो वास्तविक गेट लंबाई के बजाय ट्रांजिस्टर घनत्व, प्रदर्शन और बिजली दक्षता में सुधार को दर्शाते हैं।
एक विशिष्ट 2 एनएम-क्लास प्रक्रिया में गेट-ऑल-अराउंड या नैनोशीट ट्रांजिस्टर, दसियों नैनोमीटर के क्रम में प्रभावी गेट लंबाई और अत्यधिक पराबैंगनी लिथोग्राफी का व्यापक उपयोग शामिल है। नतीजतन, डाई क्षेत्र—नोड लेबल नहीं—यह प्राथमिक कारक है जो यह निर्धारित करता है कि एक वेफर पर कितने चिप फिट होते हैं।
एक मानक 300 मिमी वेफर का त्रिज्या 150 मिमी होता है, जो लगभग 70,685 मिमी² का कुल ज्यामितीय क्षेत्र देता है। हालाँकि, इस क्षेत्र का उपयोग सभी नहीं किया जा सकता है।
एज एक्सक्लूजन, स्क्राइब लाइनें और प्रक्रिया नियंत्रण क्षेत्र प्रभावी क्षेत्र को कम करते हैं। वास्तविक विनिर्माण वातावरण में, वेफर का लगभग 94 से 96 प्रतिशत उपयोग किया जा सकता है, जिससे लगभग 66,000 से 68,000 मिमी² डाइस के लिए उपलब्ध रहता है।
2 एनएम नोड पर, डाई आकार एप्लिकेशन के आधार पर व्यापक रूप से भिन्न होते हैं।
उच्च-प्रदर्शन मोबाइल प्रोसेसर आमतौर पर लगभग 80 से 120 मिमी² पर कब्जा करते हैं। लॉजिक चिपलेट बहुत छोटे होते हैं, अक्सर 25 से 40 मिमी² की सीमा में। इसके विपरीत, बड़े एआई त्वरक 300 मिमी² से अधिक हो सकते हैं और कभी-कभी 500 मिमी² या उससे अधिक तक पहुँच सकते हैं।
ये अंतर चिप गणना परिणामों पर हावी हैं।
लगभग 100 मिमी² के डाई क्षेत्र वाले मोबाइल सिस्टम-ऑन-चिप पर विचार करें।
उपयोग करने योग्य वेफर क्षेत्र को डाई आकार से विभाजित करने पर लगभग 680 डाइस प्राप्त होते हैं। वेफर ज्यामिति और एज नुकसान को ध्यान में रखने के बाद, सकल डाइस की संख्या आमतौर पर लगभग 600–630 तक गिर जाती है।
फिर उपज निर्णायक कारक बन जाती है। बड़े उन्नत-नोड एसओसी के लिए, प्रक्रिया के परिपक्व होने के बाद यथार्थवादी उपज अक्सर 70 से 80 प्रतिशत तक होती है।
इसके परिणामस्वरूप प्रति वेफर लगभग 420 से 500 पूरी तरह से कार्यात्मक चिप्स होते हैं।
चिपलेट आर्किटेक्चर वेफर दक्षता में नाटकीय रूप से सुधार करते हैं।
30 मिमी² लॉजिक चिपलेट के लिए, एक ही वेफर सैद्धांतिक रूप से 2,200 से अधिक डाइस को समायोजित कर सकता है। ज्यामिति नुकसान के बाद, लगभग 2,000 से 2,100 सकल डाइस बने रहते हैं।
चूंकि छोटे डाइस दोषों के प्रति कम संवेदनशील होते हैं, इसलिए उपज आमतौर पर 90 से 95 प्रतिशत तक पहुँच जाती है।
यह प्रति वेफर लगभग 1,800 से 2,000 अच्छे चिपलेट का उत्पादन करता है, जिससे यह स्पष्ट होता है कि चिपलेट-आधारित रणनीतियाँ उन्नत नोड पर कैसे हावी हो रही हैं।
बड़े एआई प्रोसेसर वेफर अर्थशास्त्र को सीमा तक धकेलते हैं।
500 मिमी² के डाई आकार के साथ, एज नुकसान के बाद एक वेफर केवल लगभग 110 से 120 सकल डाइस को फिट कर सकता है। 2 एनएम पर ऐसे बड़े डाइस के लिए शुरुआती उपज 40 और 60 प्रतिशत के बीच हो सकती है।
नतीजतन, एक ही वेफर से केवल लगभग 45 से 70 उपयोग करने योग्य चिप्स प्राप्त किए जा सकते हैं, जो उन्नत एआई हार्डवेयर की उच्च लागत में सीधे योगदान करते हैं।
उपज दोष घनत्व से निकटता से जुड़ी हुई है। एक सरलीकृत उपज मॉडल से पता चलता है कि डाई क्षेत्र बढ़ने के साथ उपज तेजी से घटती है।
यहां तक कि बहुत कम दोष घनत्व भी बड़े डाइस को महत्वपूर्ण रूप से प्रभावित कर सकते हैं। उन्नत नोड पर, उपज अक्सर चिप की अंतिम कीमत निर्धारित करने में वेफर लागत से अधिक महत्वपूर्ण होती है।
शुद्ध ज्यामितीय गणना कई वास्तविक दुनिया के कारकों को अनदेखा करती है, जिसमें स्क्राइब लाइनें, परीक्षण संरचनाएं, अतिरेक सर्किट और प्रदर्शन बिनिंग शामिल हैं।
एक ही वेफर के चिप्स गति, बिजली की खपत और वोल्टेज सहनशीलता में भिन्न हो सकते हैं। उनमें से केवल एक हिस्सा शीर्ष-स्तरीय उत्पादों के लिए योग्य है।
2 एनएम नोड पर 300 मिमी वेफर के लिए, यथार्थवादी परिणाम लगभग हैं:
बड़े एआई प्रोसेसर के लिए 45 से 70 अच्छे डाइस
मोबाइल एसओसी के लिए 420 से 500 अच्छे डाइस
1,800 से 2,000 अच्छे लॉजिक चिपलेट
ये संख्याएँ सैद्धांतिक सीमाओं के बजाय विनिर्माण वास्तविकताओं को दर्शाती हैं।
2 एनएम नोड पर, प्रगति अब केवल सिकुड़ते फीचर्स से संचालित नहीं होती है। यह सामग्री की गुणवत्ता, वेफर की सपाटता, दोष नियंत्रण और उन्नत पैकेजिंग रणनीतियों पर निर्भर करता है।
अधिक सार्थक प्रश्न अब यह नहीं है कि एक वेफर पर कितने चिप फिट होते हैं, बल्कि यह है कि कितने उच्च-प्रदर्शन, विश्वसनीय और आर्थिक रूप से व्यवहार्य चिप पूरे विनिर्माण प्रक्रिया—क्रिस्टल वृद्धि से लेकर अंतिम पैकेजिंग तक—से बच सकते हैं।
